In deze door het coronavirus geplaagde tijden is dit een prettig bericht: TSMC wil kennelijk volgende maand al beginnen met de fabricage van chips in 5nm-technologie. Daarbij is het interessant dat de beschikbare 5nm-fabricagecapaciteit al compleet volgeboekt schijnt te zijn.
In deze door het coronavirus geplaagde tijden is dit een prettig bericht: TSMC wil kennelijk volgende maand al beginnen met de fabricage van chips in 5nm-technologie. Daarbij is het interessant dat de beschikbare 5nm-fabricagecapaciteit al compleet volgeboekt schijnt te zijn.
Maar afgezien van de vreugde dat er in de halfgeleiderindustrie nog steeds vooruitgang wordt geboekt, mag men niet vergeten dat de aangegeven structuurbreedtes bij de (weinige overgebleven) chipsfabrikanten al lang niet meer direct met elkaar vergeleken kunnen worden. En daar komt bij dat een kennelijke structuurbreedte van 5 nm door een afstand van 30 nm tussen de ‘verbindingssporen’ behoorlijk wordt gerelativeerd.
De 5nm-technologie van TSMC zou een dichtheid van 160 MTr/mm2 mogelijk maken – maar de 7nm-technologie van Intel haalt ondanks een iets grotere structuurbreedte toch een hogere pakkingsdichtheid van ongeveer 200 MTr/mm2. De eenheid MTr/mm2 betekent mega-transistoren per vierkante millimeter.
Multi-gate transistortypen. Afbeelding: Shigeru23/Wikipedia, CC BY-SA 3.0.
Hoewel Intel schijnbaar een jaar achterloopt op de fabricagetechniek van TSMC, moet de toekomstige 5nm-techniek van Intel nog altijd een iets grotere transistordichtheid mogelijk maken dan de geplande 3nm-technologie van TSMC. Zo bezien doen de fabricageprocessen van de beide concurrenten dus niet veel voor elkaar onder. En daarbij moet men bedenken dat bij TSMC naast geheugenchips vooral ook minder complexe ARM-implementaties worden vervaardigd, en Intel juist bij zijn Core-I CPU’s nog een stuk verwijderd is van de inzet van 5nm-structuren.
Een andere speler zit ook niet stil: Samsung wil naar verluidt volgend jaar al van FinFET’s overstappen op GaaFET’s. Bij GaaFET’s gaat het om de verkleining van het oppervlak van een transistor door de opbouw als “Gate all around FET”. Intel wil deze stap wellicht pas in 2023 in 5nm-technologie zetten en TSMC vervolgens in 2024 in 3nm-techniek.
